Verilog on Lishengxie

Verilog Note

Sun, 30 Apr 2023 08:30:15 +0800

参考书籍：

《手把手教你学FPGA设计：基于大道至简的至简设计法》

百度网盘链接：https://pan.baidu.com/s/12knuxzb4Z6z_8gR-By-l-A 提取码：mwzd

自己实现的书中的模块和相应的testbench测试：https://github.com/lishengxie/verilog-learning.git

计数器

设计规则

计数器需要考虑三要素：初值、加一条件和结束值（通常依次考虑）；
计数初值必须为0；
使用某个计数值时必须同时满足加1条件；例如加1条件为add_cnt且add_cnt && cnt==4时表示计数到第五个，而add_cnt==0 && cnt==4不表示计数到第五个；
计数条件必须同时满足加一条件，且结束值必须是x-1的形式；
当从计数器取某个数时，assign形式必须为：(加一条件) && (cnt==计数值-1)；
结束后计数值需要回到0；
需要限定范围时，推荐使用>=和<两种符号，尽量不要使用大于或者小于等于两种符号；
计数器设计时，先写计数器的always段，条件用名字代替，随后使用assign语句依次写出加一条件和结束条件；由此可以得出计数器的模板写法如下所示

// 中文词语方便理解，实际使用需要更改为相应的变量名
always @(posedge clk or negedge rst_n) begin
    if(rst_n==1'b0)begin
        cnt <= 0;
    end 
    else if(加一条件)begin
        if(结束条件)
            cnt <= 0;
        else
            cnt <= cnt + 1;
    end
end
assign 加一条件 = xxxxxx;
assign 结束条件 = (加一条件) && (cnt==计数值-1);

加一条件必须与计数器严格对齐，其他信号一律向计数器对齐；例如，现在需要输出两个信号dout0和dout1，dout0在计数到6时拉高，dout1在计数到7时拉高，因此dout0变1的条件为add_cnt && cnt==6-1，dout1变1的条件有两种写法
- dout0 == 1
- add_cnt && cnt==7-1
第一种写法是间接向计数器对齐，是非常不好的方法，建议使用第二种直接向计数器对齐；
加一条件统一前缀为add_，结束条件统一前缀为end_；
暂不使用减1计数器。

状态机

设计规则

使用四段式写法第一段为同步时序的always模块，用于格式化描述次态迁移到现态寄存器；

always @(posedge clk or negedge rst_n) begin
	if(!rst_n) begin
		state_c <= IDLE;
	end
	else begin
		state_c <= state_n;
	end
end

第二段为组合逻辑的always块，用于描述状态转移条件判断，以三个状态的状态机IDLE->S1->S2->IDLE为例；